ASIC / SoC Design Internship @Antmicro
Brak informacji o wynagrodzeniu 馃檨
digital logic design C Verilog Linux C++ ASIC development VHDL SystemVerilog
Dodano: 14 godzin temu (3.10.2025, 12:54:43)
Ostatnio widziana: 4 godziny temu
Aktywna przez: 10 godzin
Do艣wiadczenie: Junior
Rodzaj umowy: Umowa zlecenia / o dzie艂o
Tryb pracy: Praca w biurze
Lokalizacja: Pozna艅, Wroc艂aw, Gda艅sk, Goteborg
殴r贸d艂o: justjoin.it
#208551 0