ASIC Design Engineer / SoC Designer @Antmicro
Brak informacji o wynagrodzeniu 馃檨
RTL digital logic design ASIC development VHDL Chisel C Python SystemVerilog Bash Verilog
Dodano: 14 godzin temu (3.10.2025, 12:54:41)
Ostatnio widziana: 4 godziny temu
Aktywna przez: 10 godzin
Do艣wiadczenie: Mid
Rodzaj umowy: UOP
Tryb pracy: Praca w biurze
Lokalizacja: Pozna艅, Wroc艂aw, Gda艅sk, Goteborg
殴r贸d艂o: justjoin.it
#208552 0